Ingénieur Vérification ASIC R&D (F/H/X)

Description du poste

En tant qu'organisateur de forums de recrutement, Talents Handicap accompagne de très nombreuses entreprises & organisations en France dans leurs recrutements de collaborateurs en situation de handicap. Participant actuellement à l'un de nos forums.

L'entreprise Eviden recherche actuellement des profils :

Dans le cadre du développement d'ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull (serveurs « big data » et « exascale »), la mission consiste à participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.

• Acquérir la connaissance de l'architecture et la microarchitecture de l'ASIC en étudiant les spécifications et en interagissant avec les équipes d'architecture et de design logique ;
• Rédaction des spécifications de vérification ;
• Rédaction des plans de test en étroite collaboration avec l'équipe design logique ;
• Développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture ;
• Suivre, analyser et debugger les erreurs de simulation ;
• Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis.

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Ingénieur Vérification ASIC R&D (F/H/X)

À l'instant

• Ingénieur R&D (H/F)
• Les Clayes-sous-Bois (78)
• CDI
• Temps Plein
• Expérience requise : 3-5 ans
• Niveau d'études : Bac+5
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En tant qu'organisateur de forums de recrutement, Talents Handicap accompagne de très nombreuses entreprises & organisations en France dans leurs recrutements de collaborateurs en situation de handicap. Participant actuellement à l'un de nos forums.

L'entreprise Eviden recherche actuellement des profils :

Dans le cadre du développement d'ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull (serveurs « big data » et « exascale »), la mission consiste à participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.

• Acquérir la connaissance de l'architecture et la microarchitecture de l'ASIC en étudiant les spécifications et en interagissant avec les équipes d'architecture et de design logique ;
• Rédaction des spécifications de vérification ;
• Rédaction des plans de test en étroite collaboration avec l'équipe design logique ;
• Développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture ;
• Suivre, analyser et debugger les erreurs de simulation ;
• Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis.

Salaire et avantages

Salaire : Salaire selon profil

De 45000.0 à 70000.0 EUR par an

Référence : 244168

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Dans le cadre du développement d'ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull (serveurs « big data » et « exascale »), la mission consiste à participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.

• Acquérir la connaissance de l'architecture et la microarchitecture de l'ASIC en étudiant les spécifications et en interagissant avec les équipes d'architecture et de design logique ;
• Rédaction des spécifications de vérification ;
• Rédaction des plans de test en étroite collaboration avec l'équipe design logique ;
• Développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture ;
• Suivre, analyser et debugger les erreurs de simulation ;
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• Ingénieur IVVQ R&D (F/H/X)
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